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Tanner EDA

更新日期:2018-01-02 10:07:24  浏览次数:8290次  作者:admin  【打印此页】  【关闭

       Tanner是Mentor Graphics公司面向数模混合电路、模拟电路和MEMS设计等研发的集成电路设计工具。其早在1988年就已经面世,至今已有28年历史。Tanner工具功能强大,从电路设计、版图设计到仿真验证一应俱全;且易学易用,目前在国内外有很高的知名度,当前用户约有4000多个,分布在全球64个国家,如图1所示。奥



成功案例



图1   Tanner成功案例


数模混合设计流程

图2 Tanner数模混合设计流程图




Tanner数模混合设计流程是针对模拟/数模混合芯片全定制设计的流程,如图2所示。该流程高度集成了IC设计从前端到后端的工具模块,详见表1,具体包括电路设计(S-edit,混合信号仿真(T-spice等),波形编辑(W-edit),版图设计(L-edit)以及与目前业界Foundry厂兼容的物理验证(LVS DRC)等。肯

Tanner可与当前流行的设计工具与相应的网表格式相互兼容,降低了因支持不同的Foundry导致的风险,包含多Foundry认证的PDK。该工具直观性强,使用方便并有自己独立的运行平台。同时,Tanner支持WindowsLinux双重操作环境。思


特点及优势

完整的模拟/数模混合IC全定制设计组件

OpenAccessLEF/DEFLibertySDF数据格式支持

支持多重抽象级网表仿真:行为级、模块级、门级

调试和验证支持System Verilog, Verilog, Verilog-AMS, Verilog-AVHDL等语言

提供内建的库导航器,有效跨越自顶向下和自底向上的层次化设计查看单元视图

自顶向下的混合信号仿真

已验证的,与综合兼容的DFT支持

高速时序分析

 全角度版图编辑

 实时DRC检查,DRCLVS验证与Calibre工具兼容

使用SDL加速版图设计,可进行自动布局布线,支持HSPICE, PSPICE, VerilogCDL等格式数据导入

支持参数化cell,称为T-cell,可用于可编程接口操作(UPI),创建自动化宏

HiPer DevGen可实现参数化器件生成版图

支持多Foundry工艺

提供多语言菜单(英语,日语,简体、繁体中文,德语,意大利语和俄语等)


                                                  1  Tanner 数模混合流程功能模块

Tanner AMS IC Design Flow

电路图设计